본문
대부분의 신호 전송 시스템에서는 비변조된 클럭 신호를 포함한 바이너리 디지털 신호형태로 데이터를 송수신 한다. 이 경우 흔히 신호 사이에 타이밍 스큐(timing skew) 문제가 발생하므로 디지털 데이터 송수신 시스템은 디지털 데이터로부터 타이밍 스큐 문제를 해결함과 동시에 데이터를 정확하게 복원해야만 한다. 이를 실현하기 위해 클럭 및 데이터 복구 회로(clock recovery circuit)가 사용되고 있으며, 정확한 클럭 복원을 위해서 PLL(Phase Locked Loop)이 널리 사용되고 있다.
PLL(Phase-Locked Loop)이란 위상 잠금 장치를 의미하며, 송신해온 신호의 위상을 동기 (synchronization) 시키는 위상동기루프(회로)를 말한다. 위상동기란 기준신호원에 관해 일정한 위상각에서 동작하도록 발진기 또는 주기신호발생기를 제어하는 것을 말하며, 위상동기 루프는 디지털 피변조파의 동기복조, 코히어런트 반송파의 추적, 임계의 연장, 비트(bit)의 동기, 심벌의 동기 등에 사용된다. 위상동기는 입력과 출력을 독립적으로 수행할 수 있는 엘러스틱 스토어(ES:elastic store)에 의해 전송로의 지연변동이나 흐트러짐에 따른 입력신호의 위상변동을 흡수해 특정한 시간위치에 입력신호의 프레임 위상을 맞추는 것을 말한다.
여기서 우리는 PLL의 동작과 각 building block들에 관해 살펴보기로 하자.
1. 기본적인 PLL의 해석
PLL 구성은 그림 1과 같이 Phase Detector(PD), Loop Filter(LP), Voltage Controlled Oscillator(VCO)로 이루어져있다. Phase detector는 두 신호의 위상을 비교하여 위상차에 비례하는 전압을 출력하는 회로이고, loop filter는 phase detector로 부터 입력되는 에러 신호를 걸러내는데 사용하는 한편 PLL의 feed-back loop를 보상하는 역할도 한다.
Voltage controlled oscillator는 입력 전압에 비례하는 주파수를 출력한다. 또한, 위상은 주파수를 시간에 따라 적분한 것이므로 제어 전압을 조정함으로써 출력 위상을 조정할 수 있다.
앞서 언급하였듯이 PLL은 많은 응용 분야에 사용되지만 모든 응용 예에서 주된 동작은 위상 동기이다. 이런 동작은 주로 위상에 대한 s-domain 모델로 해석할 수 있다. 만약 PLL 블록의 응답특성이 선형적이라면 그림 2와 같은 선형 소신호 AC PLL 모델을 적용할 수 있다.
2. VCO(Voltage Controlled Oscillator)
VCO는 그림 3과 같이 입력 제어 전압 에 비례하는 주파수를 출력하는 회로이다.
VCO의 종류를 살펴보면 크게 differential delay chain oscillator와 inverter chain oscillator로 구분할 수 있다. 이외에도 수동 소자를 이용한 VCO들이 있는데 RF 통신에 응용이 한정되므로 여기서는 집적 가능한 VCO에 대해서만 언급한다. Differential delay chain oscillator 는 그림 3과 같이 차동 입력 차동 출력 op-amp. 의 +, - 단자를 그림과 같은 형태로 연결한다. Differential delay chain oscillator의 장점은 전원 전압 잡음 제거 능력이 비교적 좋다는 것이다. 그러나 그림 3과 같이 delay chain 당 많은 트랜지스터가 필요하고 주파수 가변범위가 좁으며 차동 출력을 단일 출력으로 바꿔야 하는 단점을 갖고 있다.
다른 집적 가능한 VCO에는 inverter chain 형태의 VCO가 있다. 그림 4에 대표적인 inverter chain 형태의 VCO를 나타냈다[2]. Inverter chain VCO는 differential chain oscillator 와는 반대로 적은 개수의 트랜지스터로 구현 가능하고 주파수 가변범위가 넓고 단일 출력을 갖는 장점이 있다. 따라서 inverter chain 형태의 oscillator가 클럭 및 데이터 복구 응용에 많이 사용되고 있다. Inverter chain VCO의 구성과 동작은 다음과 같다.
그림 4에서 트랜지스터 M2, M3는 인버터와 같이 동작하고 M1, M4는 전류원과 같이 동작한다. 트랜지스터 M1, M4는 M2, M3에 흐르는 가용 전류를 제어하므로 current starved inverter 또는 current controlled inverter (CCI) 라고 불리우고 있고 이러한 형태의 VCO를 Current Strarved VCO(CSV)라고도 한다. 트랜지스터 M5, M6의 드레인 전류는 서로 같고 입력 전압 에 따라 결정되며, M5, M6 트랜지스터는 각각의 inverter와 전류원단에 미러 형태로 연결되어 전류를 흘려준다. CSV의 출력 주파수는 다음과 같이 구할 수 있다. 먼저 M2, M3의 총 커패시턴스를 다음과 같이 구한다.
여기서 는 PD의 이득[V/rad]이며, 는 입력 위상차이다. 그림 5에 이상적인 PD의 동작을 그렸다. 실제 전달 특성은 그림 5와 같이 선형성을 갖지 않으며 큰 위상차에 대해서는 단일한 특성을 나타내지 않는다. 더구나 는 입력 신호의 duty cycle과 크기에 영향을 받기도 하며 입력과 출력 위상차가 매우 작을 경우 그 차이를 검출해 내지 못하는 dead zone이 있을 수 있다. PLL에서 phase error가 dead zone내에 위치할 경우 제어 전압을 변화시키지 못하므로 phase jitter를 발생시킨다.
PFD는 PD와 달리 위상차뿐만 아니라 주파수차이도 검출해낸다. 즉, PFD 출력 제어 전압이 lock이 되지 않은 상태에서는 출력이 주파수 에러에 대한 함수이고, lock이 된 상태에서는 위상 에러의 함수이므로 PFD를 사용하는 PLL은 loop filter 형태에 상관없이 어떤 조건에서도 lock된다. 그러므로 PFD가 PLL의 acquisition range와 lock speed를 현저히 증가시킬 수 있다. 이러한 이유로 PLL에 PFD를 많이 사용한다. 전형적인 PFD의 동작은 그림 6 과 같다. 만약 입력 주파수 가 입력 보다 크면 PFD는 양의 값을 갖도록 하는 UP신호를 발생시키고 반면 음의 값을 갖도록 하는 DOWN 신호는 0을 유지한다.
반대로 가 보다 낮은 주파수이면 UP은 0을, DOWN은 1을 발생시킨다. 만약 와 의 주파수가 동일하다면 PFD는 UP과 DOWN이 똑 같은 폭을 갖는 펄스 신호를 발생시킨다. 원칙적으로 UP과 DOWN이 동시에 1로 되지는 않는다. 그러므로 UP - DOWN의 평균값은 와 사이의 주파수 또는 위상의 차이를 나타낸다.
앞서 설명한 것과 같은 동작을 하기 위해서 PFD는 UP=0, DOWN=0; UP=0, DOWN=1; UP=1, DOWN=0 와 같이 세 가지의 논리 상태를 가져야 한다. 또한 PFD의 출력이 입력의 duty cycle에 의존하는데 이를 줄이기 위해 edge-triggered sequential machine으로 구현하여 와 의 상승 천이 또는 하강 천이에서만 상태가 변하도록 설계해야한다. 그림 7 에 PFD 동작을 요약한 state diagram을 나타냈다. 그림 7 에서 만약 PFD가 UP=0, DOWN=0인 ground state일 때 가 천이 한다면 UP=1, DOWN=0인 상태 I로 변할 것이다. 회로는 가 천이할 때까지 그 상태에 머무르고 가 천이하면 state 0으로 되돌아간다. state 0과 state II 사이의 스위칭 순서도 유사하다.
그림 7 의 state diagram에서 중요한 것은 만약 주파수가 주파수보다 크다면 가 두 번 천이하는 동안 도 역시 두 번 천이하며 이들간에 시간간격이 있다는 것이다. 이것은 PFD가 state II에서 시작하더라도 state 0을 거쳐 state I 으로 천이 한다는 것을 의미한다. 그림 7과 같이 동작하는 PFD는 그림 8과 같은 two edge-triggered resettable D flip-flops으로 구성할 수 있다[3]. 여기서 D 단자가 1로 연결되고 reset 단자가 있는 flip-flop은 각각 설계를 달리 할 수 있다. 보편적으로 사용하는 NAND based PFD를 그림 9 에 나타냈다. NAND based PFD는 비교적 간단한 구조이다. 그러나 그림 9의 화살표와 같이 reset path가 6개나 되어 reset delay가 크다. 즉, 상승 시점에서 UP 신호가 1이 되고 Vosc의 상승 시점에서 DOWN 신호가 1 이 된다. 따라서 와 의 위상차가 매우 작으면 각각의 상승 시점에서 UP과 DOWN이 논리 1로 천이되고 reset에 필요한 시간동안 1이 되어 지연시간을 가지게 된다. 이와 같은 지연시간은 dead zone을 발생시키므로 가능한 작아야 한다. 또한 NAND based PFD는 많은 개수의 트랜지스터를 사용해야 하는 단점이 있다. 이러한 문제점을 개선하기 위해 dynamic logic을 사용하여 PMOS와 NMOS의 W(Width)/L(Length) 비를 적절히 조정하여 원하는 출력을 얻는 회로 기법이 보고되었다. Dynamic logic gate PFD는 전원과 접지사이의 전류 통로가 적어야만 저전력을 구현할 수 있다. 이는 적은 개수의 트랜지스터를 사용하여야 한다는 것을 의미하며 결과적으로 기생 커패시턴스가 작아지므로 보다 높은 주파수에서도 동작이 가능하다.
3. Charge Pump와 Loop Filter
PFD의 출력은 loop filter에 직접 연결하지 않고 그림 10 과 같이 구성한다. 그림 10 (a)는 tri-state 출력을 내는 회로로서 UP과 DOWN 신호가 low일 때 M1, M2가 꺼지므로 출력은 high impedance 상태가 된다. 만약, UP 신호가 high이면 M2가 켜지고 출력이 VDD로 올라가게 된다. 만약 DOWN이 high가 되면 출력은 low로 된다. 이 회로의 단점은 트랜지스터 M2가 켜졌을 때 전원 잡음이 트랜지스터 M2를 통해 출력 전압에 영향을 준다는 것이다. 이러한 현상은 VCO 제어 전압을 변조시키므로 이 구조는 전원 잡음에 민감하다. 두 번째 PFD의 loop filter 구동 방법은 그림 10 (b)에 보인 charge pump 라고 불리는 회로이다.
이 회로는 그림과 같이 M1, M2 트랜지스터가 전류원과 직렬 연결되어 있어서 PFD의 UP 신호가 high가 되면 M2가 켜지고 전원에서 loop filter로 전류를 흘린다. 또한, DOWN 신호 발생시 M1이 켜지고 loop filter로 부터 접지로 전류를 흘린다. 이러한 동작 특성 때문에 charge pump 방식은 전원 전압 잡음에 둔감하다. 또한, 넓은 주파수 범위와 phase capture 범위를 제공하고 정상상태 위상에러를 줄이기 위한 능동 소자가 필요치 않으며 간단하고 유연한 설계, 이산 시간 해석이 가능하다는 장점이 있다. 반면 아날로그 PLL에 비해 느린 lock-in time, dead zone, 잡음이 많다는 단점이 있다.
Loop filter는 PFD와 charge pump에서 출력하는 에러 신호의 잡음을 걸러내고 PLL feed-back loop를 보상하는 역할을 한다. 즉, loop filter를 사용함으로써 제어전압 의 급격한 변화를 방지하고 잡음 제거를 하며 충분한 위상 마진을 확보함으로써 PLL 을 안정하게 한다. PLL의 안정성 확보는 PFD 이득, VCO 이득, 분주비 등이 정해졌을 때 가능하며 loop filter의 설계는 op-amp.의 보상회로 설계와 유사하다. Loop 잡음 제거는 시스템의 개회로 이득 주파수를 가급적 작게 설계함으로써 제거할 수 있다. 이는 DC 점에 극점을 위치시키고 충분한 위상 마진을 유지하기 위해 단일 이득 주파수 바로 앞에 영점을 위치시키면 된다. 또한 고주파 잡음 제거를 위해 두 번째 극점을 단일 이득 주파수 보다 높은 곳에 위치시키면 된다. 이러한 Loop filter의 전달 특성과 PLL 전체 전달 특성, 이러한 특성을 갖는 회로 예를 그림 11 에 보였다. 잡음 제거를 위한 두 번째 극점은 이며 입력된 잡음을 감쇠 시킴을 알 수 있다. 이와 같이 loop filter는 PLL의 안정성 및 잡음과 관계가 있으므로 주의하여 설계하여야 한다.
4. 맺음말
PLL의 동작해석 및 각 building block 에 대해 살펴보았다. PCS, WLL 및 IMT2000 등 무선 통신 시스템에 필수적으로 사용되는 PLL 모듈은 최첨단 핵심기술이 요구되는 제품으로 기존에는 대부분 수입에 의존했으나 최근 국내 기술의 발전에 힘입어 점차 수입 대체 비중이 높아지고 있다. 최근 몇 년간 이동전화기에 사용되는 RF부품 제작 기술 또한 급진전했으며 이동 통신용 RF부품은 과거에 비해 놀라울 정도로 소형 경량화 되어 단말기의 휴대성을 높이고 있다. 이러한 추세에 따라 PLL 모듈도 소형화가 급속히 진행되고 있다. 이러한 PLL 특성을 향상시키기 위해서는 LSI 개발이 중요한 과제로 등장하고 있어 국내 업체들의 R&D 투자확대와 기술개발 노력이 요구되고 있다. 더우기 이 기술은 앞으로 WLL과 IMT2000 등 차세대 통신 시스템에도 그대로 적용되는 기술이므로 이에 대한 기술의 확보는 무엇보다도 중요하다.
PLL(Phase-Locked Loop)이란 위상 잠금 장치를 의미하며, 송신해온 신호의 위상을 동기 (synchronization) 시키는 위상동기루프(회로)를 말한다. 위상동기란 기준신호원에 관해 일정한 위상각에서 동작하도록 발진기 또는 주기신호발생기를 제어하는 것을 말하며, 위상동기 루프는 디지털 피변조파의 동기복조, 코히어런트 반송파의 추적, 임계의 연장, 비트(bit)의 동기, 심벌의 동기 등에 사용된다. 위상동기는 입력과 출력을 독립적으로 수행할 수 있는 엘러스틱 스토어(ES:elastic store)에 의해 전송로의 지연변동이나 흐트러짐에 따른 입력신호의 위상변동을 흡수해 특정한 시간위치에 입력신호의 프레임 위상을 맞추는 것을 말한다.
여기서 우리는 PLL의 동작과 각 building block들에 관해 살펴보기로 하자.
1. 기본적인 PLL의 해석
PLL 구성은 그림 1과 같이 Phase Detector(PD), Loop Filter(LP), Voltage Controlled Oscillator(VCO)로 이루어져있다. Phase detector는 두 신호의 위상을 비교하여 위상차에 비례하는 전압을 출력하는 회로이고, loop filter는 phase detector로 부터 입력되는 에러 신호를 걸러내는데 사용하는 한편 PLL의 feed-back loop를 보상하는 역할도 한다.
Voltage controlled oscillator는 입력 전압에 비례하는 주파수를 출력한다. 또한, 위상은 주파수를 시간에 따라 적분한 것이므로 제어 전압을 조정함으로써 출력 위상을 조정할 수 있다.
앞서 언급하였듯이 PLL은 많은 응용 분야에 사용되지만 모든 응용 예에서 주된 동작은 위상 동기이다. 이런 동작은 주로 위상에 대한 s-domain 모델로 해석할 수 있다. 만약 PLL 블록의 응답특성이 선형적이라면 그림 2와 같은 선형 소신호 AC PLL 모델을 적용할 수 있다.
2. VCO(Voltage Controlled Oscillator)
VCO는 그림 3과 같이 입력 제어 전압 에 비례하는 주파수를 출력하는 회로이다.
VCO의 종류를 살펴보면 크게 differential delay chain oscillator와 inverter chain oscillator로 구분할 수 있다. 이외에도 수동 소자를 이용한 VCO들이 있는데 RF 통신에 응용이 한정되므로 여기서는 집적 가능한 VCO에 대해서만 언급한다. Differential delay chain oscillator 는 그림 3과 같이 차동 입력 차동 출력 op-amp. 의 +, - 단자를 그림과 같은 형태로 연결한다. Differential delay chain oscillator의 장점은 전원 전압 잡음 제거 능력이 비교적 좋다는 것이다. 그러나 그림 3과 같이 delay chain 당 많은 트랜지스터가 필요하고 주파수 가변범위가 좁으며 차동 출력을 단일 출력으로 바꿔야 하는 단점을 갖고 있다.
다른 집적 가능한 VCO에는 inverter chain 형태의 VCO가 있다. 그림 4에 대표적인 inverter chain 형태의 VCO를 나타냈다[2]. Inverter chain VCO는 differential chain oscillator 와는 반대로 적은 개수의 트랜지스터로 구현 가능하고 주파수 가변범위가 넓고 단일 출력을 갖는 장점이 있다. 따라서 inverter chain 형태의 oscillator가 클럭 및 데이터 복구 응용에 많이 사용되고 있다. Inverter chain VCO의 구성과 동작은 다음과 같다.
그림 4에서 트랜지스터 M2, M3는 인버터와 같이 동작하고 M1, M4는 전류원과 같이 동작한다. 트랜지스터 M1, M4는 M2, M3에 흐르는 가용 전류를 제어하므로 current starved inverter 또는 current controlled inverter (CCI) 라고 불리우고 있고 이러한 형태의 VCO를 Current Strarved VCO(CSV)라고도 한다. 트랜지스터 M5, M6의 드레인 전류는 서로 같고 입력 전압 에 따라 결정되며, M5, M6 트랜지스터는 각각의 inverter와 전류원단에 미러 형태로 연결되어 전류를 흘려준다. CSV의 출력 주파수는 다음과 같이 구할 수 있다. 먼저 M2, M3의 총 커패시턴스를 다음과 같이 구한다.
여기서 는 PD의 이득[V/rad]이며, 는 입력 위상차이다. 그림 5에 이상적인 PD의 동작을 그렸다. 실제 전달 특성은 그림 5와 같이 선형성을 갖지 않으며 큰 위상차에 대해서는 단일한 특성을 나타내지 않는다. 더구나 는 입력 신호의 duty cycle과 크기에 영향을 받기도 하며 입력과 출력 위상차가 매우 작을 경우 그 차이를 검출해 내지 못하는 dead zone이 있을 수 있다. PLL에서 phase error가 dead zone내에 위치할 경우 제어 전압을 변화시키지 못하므로 phase jitter를 발생시킨다.
PFD는 PD와 달리 위상차뿐만 아니라 주파수차이도 검출해낸다. 즉, PFD 출력 제어 전압이 lock이 되지 않은 상태에서는 출력이 주파수 에러에 대한 함수이고, lock이 된 상태에서는 위상 에러의 함수이므로 PFD를 사용하는 PLL은 loop filter 형태에 상관없이 어떤 조건에서도 lock된다. 그러므로 PFD가 PLL의 acquisition range와 lock speed를 현저히 증가시킬 수 있다. 이러한 이유로 PLL에 PFD를 많이 사용한다. 전형적인 PFD의 동작은 그림 6 과 같다. 만약 입력 주파수 가 입력 보다 크면 PFD는 양의 값을 갖도록 하는 UP신호를 발생시키고 반면 음의 값을 갖도록 하는 DOWN 신호는 0을 유지한다.
반대로 가 보다 낮은 주파수이면 UP은 0을, DOWN은 1을 발생시킨다. 만약 와 의 주파수가 동일하다면 PFD는 UP과 DOWN이 똑 같은 폭을 갖는 펄스 신호를 발생시킨다. 원칙적으로 UP과 DOWN이 동시에 1로 되지는 않는다. 그러므로 UP - DOWN의 평균값은 와 사이의 주파수 또는 위상의 차이를 나타낸다.
앞서 설명한 것과 같은 동작을 하기 위해서 PFD는 UP=0, DOWN=0; UP=0, DOWN=1; UP=1, DOWN=0 와 같이 세 가지의 논리 상태를 가져야 한다. 또한 PFD의 출력이 입력의 duty cycle에 의존하는데 이를 줄이기 위해 edge-triggered sequential machine으로 구현하여 와 의 상승 천이 또는 하강 천이에서만 상태가 변하도록 설계해야한다. 그림 7 에 PFD 동작을 요약한 state diagram을 나타냈다. 그림 7 에서 만약 PFD가 UP=0, DOWN=0인 ground state일 때 가 천이 한다면 UP=1, DOWN=0인 상태 I로 변할 것이다. 회로는 가 천이할 때까지 그 상태에 머무르고 가 천이하면 state 0으로 되돌아간다. state 0과 state II 사이의 스위칭 순서도 유사하다.
그림 7 의 state diagram에서 중요한 것은 만약 주파수가 주파수보다 크다면 가 두 번 천이하는 동안 도 역시 두 번 천이하며 이들간에 시간간격이 있다는 것이다. 이것은 PFD가 state II에서 시작하더라도 state 0을 거쳐 state I 으로 천이 한다는 것을 의미한다. 그림 7과 같이 동작하는 PFD는 그림 8과 같은 two edge-triggered resettable D flip-flops으로 구성할 수 있다[3]. 여기서 D 단자가 1로 연결되고 reset 단자가 있는 flip-flop은 각각 설계를 달리 할 수 있다. 보편적으로 사용하는 NAND based PFD를 그림 9 에 나타냈다. NAND based PFD는 비교적 간단한 구조이다. 그러나 그림 9의 화살표와 같이 reset path가 6개나 되어 reset delay가 크다. 즉, 상승 시점에서 UP 신호가 1이 되고 Vosc의 상승 시점에서 DOWN 신호가 1 이 된다. 따라서 와 의 위상차가 매우 작으면 각각의 상승 시점에서 UP과 DOWN이 논리 1로 천이되고 reset에 필요한 시간동안 1이 되어 지연시간을 가지게 된다. 이와 같은 지연시간은 dead zone을 발생시키므로 가능한 작아야 한다. 또한 NAND based PFD는 많은 개수의 트랜지스터를 사용해야 하는 단점이 있다. 이러한 문제점을 개선하기 위해 dynamic logic을 사용하여 PMOS와 NMOS의 W(Width)/L(Length) 비를 적절히 조정하여 원하는 출력을 얻는 회로 기법이 보고되었다. Dynamic logic gate PFD는 전원과 접지사이의 전류 통로가 적어야만 저전력을 구현할 수 있다. 이는 적은 개수의 트랜지스터를 사용하여야 한다는 것을 의미하며 결과적으로 기생 커패시턴스가 작아지므로 보다 높은 주파수에서도 동작이 가능하다.
3. Charge Pump와 Loop Filter
PFD의 출력은 loop filter에 직접 연결하지 않고 그림 10 과 같이 구성한다. 그림 10 (a)는 tri-state 출력을 내는 회로로서 UP과 DOWN 신호가 low일 때 M1, M2가 꺼지므로 출력은 high impedance 상태가 된다. 만약, UP 신호가 high이면 M2가 켜지고 출력이 VDD로 올라가게 된다. 만약 DOWN이 high가 되면 출력은 low로 된다. 이 회로의 단점은 트랜지스터 M2가 켜졌을 때 전원 잡음이 트랜지스터 M2를 통해 출력 전압에 영향을 준다는 것이다. 이러한 현상은 VCO 제어 전압을 변조시키므로 이 구조는 전원 잡음에 민감하다. 두 번째 PFD의 loop filter 구동 방법은 그림 10 (b)에 보인 charge pump 라고 불리는 회로이다.
이 회로는 그림과 같이 M1, M2 트랜지스터가 전류원과 직렬 연결되어 있어서 PFD의 UP 신호가 high가 되면 M2가 켜지고 전원에서 loop filter로 전류를 흘린다. 또한, DOWN 신호 발생시 M1이 켜지고 loop filter로 부터 접지로 전류를 흘린다. 이러한 동작 특성 때문에 charge pump 방식은 전원 전압 잡음에 둔감하다. 또한, 넓은 주파수 범위와 phase capture 범위를 제공하고 정상상태 위상에러를 줄이기 위한 능동 소자가 필요치 않으며 간단하고 유연한 설계, 이산 시간 해석이 가능하다는 장점이 있다. 반면 아날로그 PLL에 비해 느린 lock-in time, dead zone, 잡음이 많다는 단점이 있다.
Loop filter는 PFD와 charge pump에서 출력하는 에러 신호의 잡음을 걸러내고 PLL feed-back loop를 보상하는 역할을 한다. 즉, loop filter를 사용함으로써 제어전압 의 급격한 변화를 방지하고 잡음 제거를 하며 충분한 위상 마진을 확보함으로써 PLL 을 안정하게 한다. PLL의 안정성 확보는 PFD 이득, VCO 이득, 분주비 등이 정해졌을 때 가능하며 loop filter의 설계는 op-amp.의 보상회로 설계와 유사하다. Loop 잡음 제거는 시스템의 개회로 이득 주파수를 가급적 작게 설계함으로써 제거할 수 있다. 이는 DC 점에 극점을 위치시키고 충분한 위상 마진을 유지하기 위해 단일 이득 주파수 바로 앞에 영점을 위치시키면 된다. 또한 고주파 잡음 제거를 위해 두 번째 극점을 단일 이득 주파수 보다 높은 곳에 위치시키면 된다. 이러한 Loop filter의 전달 특성과 PLL 전체 전달 특성, 이러한 특성을 갖는 회로 예를 그림 11 에 보였다. 잡음 제거를 위한 두 번째 극점은 이며 입력된 잡음을 감쇠 시킴을 알 수 있다. 이와 같이 loop filter는 PLL의 안정성 및 잡음과 관계가 있으므로 주의하여 설계하여야 한다.
4. 맺음말
PLL의 동작해석 및 각 building block 에 대해 살펴보았다. PCS, WLL 및 IMT2000 등 무선 통신 시스템에 필수적으로 사용되는 PLL 모듈은 최첨단 핵심기술이 요구되는 제품으로 기존에는 대부분 수입에 의존했으나 최근 국내 기술의 발전에 힘입어 점차 수입 대체 비중이 높아지고 있다. 최근 몇 년간 이동전화기에 사용되는 RF부품 제작 기술 또한 급진전했으며 이동 통신용 RF부품은 과거에 비해 놀라울 정도로 소형 경량화 되어 단말기의 휴대성을 높이고 있다. 이러한 추세에 따라 PLL 모듈도 소형화가 급속히 진행되고 있다. 이러한 PLL 특성을 향상시키기 위해서는 LSI 개발이 중요한 과제로 등장하고 있어 국내 업체들의 R&D 투자확대와 기술개발 노력이 요구되고 있다. 더우기 이 기술은 앞으로 WLL과 IMT2000 등 차세대 통신 시스템에도 그대로 적용되는 기술이므로 이에 대한 기술의 확보는 무엇보다도 중요하다.
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